고전압 비교기를 적용한 스마트 센서용 SECE 에너지 하베스트 인터페이스 회로 설계
Design of SECE Energy Harvest Interface Circuit with High Voltage Comparator for Smart Sensor
- 한국전자통신학회
- 한국전자통신학회 논문지
- 제14권 제3호
- : KCI등재
- 2019.06
- 529 - 536 (8 pages)
스마트 센서 시스템에 압전 에너지 하베스터를 적용하기 위해서는 AC-DC 정류기를 비롯한 에너지 하베스트 인터페이스 회로가 필수적이다. 본 논문에서는 기본적인 회로인 Full Bridge Rectifier(: FBR) 회로와 동기식 압전 에너지 하베스트 인터페이스 회로의 성능을 보드레벨 시뮬레이션으로 비교하였다. 그 결과, 동기식 압전 에너지 하베스트 인터페이스 회로 중 하나인 Synchronous Electric Charge Extraction(: SECE) 회로가 FBR에 비해 출력 전력이 약 4 배 이상 더 컸고, 부하 변동에도 변화가 거의 없었다. 그리고, 출력 전압이 40V 이상인 압전 에너지 하베스터용 SECE 회로에 필수적인 고전압 비교기를 0.35 um BCD 공정으로 설계하였다. 설계한 고전압 비교기를 적용한 SECE 회로는 출력 전력이 FBR 회로 보다 427 % 향상됨을 검증하였다
In order to apply a piezoelectric energy harvester to a smart sensor system, an energy harvest interface circuit including an AC-DC rectifier is required. In this paper, we compared the performance of full bridge rectifier, which is a typical energy harvester interface circuit, and synchronous piezoelectric energy harvest interface circuit by using board-level simulation. As a result, the output power of a synchronous electric charge extraction(: SECE) circuit is about four times larger than that of the full bridge rectifier, and there is little load variation. And a high voltage comparator, which is essential for the SECE circuit for the piezoelectric energy harvester with an output voltage of 40V or more, was designed using 0.35 um BCD process. The SECE circuit using the designed high-voltage comparator proved that the output power is 427 % higher than the FBR circuit.
Ⅰ. 서 론
Ⅱ. 압전 에너지 하베스팅 인터페이스 회로
Ⅲ. 제안된 SECE 회로 설계
터페이스 회로 설계
호가 래치에 인가되어 개방상태 전압에 따라 스위치를 제어하는 SW_CTRL를 만든다. 스위치 on 시간은 CSD 회로로 결정되므로, CSD 지연시간인 33.63 us와 같다.
그림 13. 제안된 SECE 출력 전압 비교 Fig. 13 The proposed switch control circuit waveform
그림 13은 제안된 SECE와 FBR간의 출력 전압 비교 파형이다. 입력 및 모든 조건은 동일하며 부하저항은 1000 kΩ을 사용하였다. FBR과 제안된 SECE의 출력 전압은 각각 30 V, 62 V이다. 출력 전력은 각각 0.9 mW, 3.84 mW로 제안된 SECE가 FBR보다 427% 더 향상된 출력 전력을 갖는 것을 볼 수 있다. 보드레벨 시뮬레이션에서는 Ideal한 소자들이 사용되었으나 제안된 SECE는 실제 공정모델이 모두 적용되어 기생 성분등에 의한 손실이 반영되어 보드레벨 시뮬레이션 보다 적은 출력 전력을 가진다. 그림 14는 제안된 SECE 회로의 레이아웃이다. 사용된 공정은 0.35 um BCD공정을 사용하였으며 1Poly, 3Metal로 설계되었 다. 제안된 SECE회로 레이아웃 면적은 1330 um * 320 um이다.