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한국전자통신학회 논문지 제18권 제2호.jpg
KCI등재 학술저널

m-GDI 압축 회로를 이용한 고성능 곱셈기

압축 회로는 고속 전자 시스템에서 널리 사용되며 곱셈기의 피연산자 수를 감소시키기 위해 사용된다. 본 논문에서 설계한 압축 회로는 m-GDI(: modified Gate-Diffusion Input) 기술을 사용하여 회로의 성능을 향상시켰으며, 4-2, 5-2 및 6-2 압축 회로를 각각 8비트 Dadda 곱셈기 사용하여 성능을 비교하였다. 시뮬레이션 결과, 5-2 압축 회로를 사용한 곱셈기는 4-2 압축 회로와 6-2 압축 회로를 사용한 곱셈기에 비해 전파 지연 시간이 각각 13.99%와 16.26% 감소하였고, PDP(: Power Delay Product)가 각각 4.99%와 28.95% 절감되였다. 하지만 5-2 압축 회로를 사용한 곱셈기는 4-2 압축 회로를 사용한 곱셈기에 비해 소비 전력이 10.46% 증가하였다. 결과적으로 5-2 압축 회로를 사용한 곱셈기가 4-2 및 6-2 압축 회로를 사용한 곱셈기보다 우수한 성능을 갖는 것을 확인하였다. 설계한 회로는 TSMC 65nm CMOS 공정을 사용하여 구현되었으며 SPECTER 시뮬레이션을 통해 그 가능성을 검증하였다.

Compressors are widely used in high-speed electronic systems and are used to reduce the number of operands in multiplier. The proposed compressor is constructed based on the m-GDI(: modified gate diffusion input) to reduce the propagation delay time. This paper is compared the performance of compressors by applying 4-2, 5-2 and 6-2 m-GDI compressors to the multiplier, respectively. As a simulation results, compared to the 8-bit Dadda multiplier using the 4-2 and 6-2 compressor, the multiplier using the 5-2 compressor is reduced propagation delay time 13.99% and 16.26%, respectively. Also, the multiplier using the 5-2 compressor is reduced PDP(: Power Delay Product) 4.99%, 28.95% compared to 4-2 and 6-2 compressor, respectively. However, the multiplier using the 5-2 compression circuit is increased power consumption by 10.46% compared to the multiplier using the 4-2 compression circuit. In conclusion, the 8-bit Dadda multiplier using the 5-2 compressor is superior to the multipliers using the 4-2 and 6-2 compressors. The proposed circuit is implemented using TSMC 65nm CMOS process and its feasibility is verified through SPECTRE simulation.

Ⅰ. 서 론

Ⅱ. 기술 개념 및 적용

Ⅲ. 압축 회로 구조

Ⅳ. 시뮬레이션 결과 및 비교

Ⅴ. 결 론

References

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