전류밀도 분포 분석을 통한 배선 레이아웃 단순화 및 집적도 향상 기법

Layout Simplification and Density Improvement of Interconnect-Via Structures Based on Current Density Distribution Analysis

본 연구에서는 반도체 배선-비아 접합부의 전류밀도 분포를 정량적으로 분석하여, 상대적으로 전류밀도가 낮은 영역을 제거하더라도 전체저항에는 큰 영향을 미치지 않음을 확인하였다. 이는 전류가 접합부 전 영역에 균일하게 분포하지 않고, 주로 특정 경로를 따라 집중적으로흐르기 때문으로 해석된다. 이러한 결과는 불필요한 저밀도 영역을 제거함으로써 배선 간 간격(tip-to-tip, T2T)을 추가 확보할 수 있는 가능성을 보여준다. 따라서 제안된 방법은 기존 회로의 전기적 성능을 저해하지 않으면서도 레이아웃을 단순화하고, 나아가 반도체 시스템의 집적도 향상에 기여할 수 있는 새로운 설계 전략으로 활용될 수 있다.

This study quantitatively analyzes the current density distribution at interconnect-via junctions and confirms that removing regions with relatively low current density does not significantly affect the overall resistance. This is because current flow is not uniformly distributed across the junction but rather concentrated along specific conductive paths. Based on this observation, we propose a layout optimization approach where low-utilization regions can be eliminated to secure additional tip-to-tip (T2T) margin. The proposed method enables layout simplification without degrading electrical performance and can be applied to improve the integration density of semiconductor systems. This approach provides a practical design strategy for advanced nodes where layout efficiency and interconnect density are critical.