계층적 SoC 테스트 접근을 위한 명령어 기반 코아 연결 모듈의 설계
A Design of Instruction Based Wrapped Core Linking Module for Hierarchical SoC Test Access

대한전기학회
The Transactions of the Korean Institute of Electrical Engineers D
Vol.52 No.3
2003.01

156 - 162 (7 pages)

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For a System-on-a-Chip(SoC) comprised of multiple IP cores, various design techniques have been proposed to provide diverse test link configurations. In this paper, we introduce a new instruction based Wrapped Core Linking Module(WCLM) that enables systematic integration of IEEE 1149.1 TAP'd cotes and P1500 wrapped cores with requiring least amount of area overhead compared with other state-of-art techniques. The design preserves compatibility with standards and scalability for hierarchical access.

계층적 SoC 테스트 접근을 위한 명령어 기반 코아 연결 모듈의 설계
A Design of Instruction Based Wrapped Core Linking Module for Hierarchical SoC Test Access

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