RISC와 CISC 구조를 위한 저전력 고속 데이어 전송

Low Power High Frequency Design for Data Transfer for RISC and CISC Architecture

이 논문은 완전설계와 반주문설계 ASIC(Application Specific Integrated Circuit)을 설계할 때 트랜지스터 수준에서 ad-hoc 기술을 사용한 저전력 고속의 명령어들 설계에 대한 것이다. 제안된 설계는 상위 수준은 Verilog-HDL을 사용하여 검증을 하였고, 논리적 정확성을 확인하기 위하여 ModelSim을 사용하여 시뮬레이션 하였다. 그리고 레이어 수준은 0.25m 기술을 사용하는 LASI를 사용하여 시험하였고, Win-spice 시뮬레이션 환경에서 시간 특성을 분석하였다. 시험을 한 결과에 의하면 RISC와 CISC와 같은 범용 프로세서는 전력 소모를 최대 35%까지 감소되었다. 그리고 전파 지연이 많이 감소되었고 CPU의 반입과 수행 사이클의 빈도수가 증가됨에 따라 연산의 전체 빈도수가 증가되었다.

This paper presents low power and high frequency design of instructions using ad-hoc techniques at transistor level for full custom and semi-custom ASIC (Application Specific Integrated Circuit) designs. The proposed design has been verified at high level using Verilog-HDL and simulated using ModelSim for the logical correctness. It is then observed at the layout level using LASI using 0.25m technology and analyzed for timing characteristic under Win-spice simulation environment. The result shows the significant reduction up to 35% in the power consumption by any general purpose processor like RISC or CISC. A significant reduction in the propagation delay is also observed, increasing the frequency for the fetch and execute cycle for the CPU, thus increasing the overall frequency of operation.