SRAM 소자의 Cell Latch-up 효과에 대한 해석 연구

반도체 소자 연적의 축소에 따라 중성자의 소프트 에러율은 집적회로 설계시 큰 문제점으로 대두되고 있다. 고전류 중성자 빔에 의한 가속 실험에서， 래치-업 현상은 소프트 에러 발생율의 정확한 예측을 방해하는 요소로 작용하고 있다. 본 연구는 SRAM 소자의 SER 가속 실험시 발생하는 래치-업에 대한 효과를 분석하였다. 2차원 소자 시뮬레이터를 이용한 시뮬 레이션 환경하에서의 결과 깊은 p-well 구조의 기판이 이중 또는 삼중 well 구조에 비하여 양호한 래치-업 방지 효과를 나타내었다. 또한 접지에 대한 VDD 전력선 까지의 거리를 최소화하는 것이 효과적인 설계 기법으로 평가되었다.

요약

Abstract

1. 서론

2. SER Latch-up 시뮬레이션 방법론

3. 결론

참고문헌

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